日志列表

• forrest1 (上海) LED的温度特性

  发表于 2009-06-27

  和所有半导体一样，LED有最高容许结点温度，如果超过这个温度，会导致过早老化或完全失效。当外界温度升高时，为了保证LED本身温度不过高，应降低通过LED的最高电流会减少以降低LED自己产生的热量。 另外节点温度上升，发射光电强度会减少。 ...全文

  标签: 温度 特性 LED

• mfkitxihc (浙江) 常用整流二极管参数

  发表于 2009-06-26

  常用整流二极管参数                       型号最高反向峰值电压(v)平均整流电流(a)最大峰值浪涌电流(a最大反向漏电流(Ua)    正向压降(V)    外型IN4001 &n... ...全文

  标签: 参数 二极管 整流

• mfkitxihc (浙江) 稳压二极管

  发表于 2009-06-26

    稳压二极管；齐纳管 　　有时候也称为雪崩二极管(avalanche diode)或齐纳管(Zener)。一种半导体二极管（通常为硅管），为了利用其雪崩击穿效应而制造。这种器件有多种外形和额定值，在低压电源中常常用作电压调节器。 　　稳压二极管是应用在反向击穿区的特殊的面接触型硅晶体二极管。稳压... ...全文

  标签: 二极管 稳压

• forrest1 (上海) VGA接口

  发表于 2009-06-25

  VGA接口有RGB模拟信号，有Vsync, Hsync信号，但没有clk时钟信号，所以显示的分辨率都由Vsync, Hsync所定义。所以Vsync，Hsync的脉宽也同样包含信息，这些都在VESA里有明确的定义。 VESA对Graphic类的标准林林总总非常多。但如果是只要VGA的脉宽信息，可以用powerstrip软件，软件里有详细的设置信息。可供参考。 ...全文

  标签: VGA 接口

• liuxie1230 (浙江) Quartus 2 仿真

  发表于 2009-06-24

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  标签: Quartus quartus QUARTUS 仿真

• wuxiaoxiao (广东) Verilog资源

  发表于 2009-06-24

  Verilog相关信息 www.verilog.com www.cadence.com www.eetimes.com www.synopsys.com www.dvcon.org www.janick.bergeron.com/guild/defauilt.htm www.deepchip.com 结构建模工具system C www.systemc.org 高级验证语言 www.verisity.com www.open-vera.com www.synopsys.com www.accellera.org 仿真工具... ...全文

  标签: verilog Verilog 资源

• 41402169 (北京) 对inout端口的理解

  发表于 2009-06-23

     对于含有inout端口的模块内部而言， inout端口可以理解成从“映像寄存器” 接收连续赋值的线。在定义一个inout端口时，同时也要定义一个寄存器作为inout端口的“ 映像寄存器”，并将inout端口和这个“ 映像寄存器” 用一个三态门连接起来。当inout端口用作输出端口时，将inout端口的“ 映像寄存器” 设置成... ...全文

  标签: inout 端口

• tarzandavid (海外) Microblaze: 使用EMC来控制Asynchronous FIFO

  发表于 2009-06-23

  (转)Microblaze: 使用EMC来控制Asynchronous FIFO2006.5.29 23:42 作者：coosign | 评论：7 | 阅读：974 FIFO是指Xilinx公司的IP Core : Asynchronous FIFO 6.1。在项目中我使用的是GPIO来控制FIFO的，无论是读写时钟还是读写使能。这样做很方... ...全文

  标签: Asynchronous EMC emc fifo FIFO MicroBlaze Microblaze

• wuxiaoxiao (广东) testbench激励模块整理_规则时钟

  发表于 2009-06-22

  自已动手写一个testbench,基本的结构要了解外,再有就是对常用模块的调用.我统计自已写一个小模块+验证通过.大概要1.5hour左右. 所以从自已调试出发,写一个标准块来供调用,是一个不错的思路,我在此整理了一下,先上时钟的: 1.一个38.88M时钟 'timescale 1ns/1ps parameter CYC_38M =12.86   //38.88M的时钟周... ...全文

  标签: 时钟 Testbench TestBench testbench 规则

• wuxiaoxiao (广东) 时钟再生模块_testbench

  发表于 2009-06-22

  先上verilog结构 module m2kto8k(output reg fp_8k,input fp_2k,input clk_38m,input reset); /*变量约定顺序数据通道的双向信号双向控制信号数据通道输出控制输出数据通道输入控制输入同步信号*/ //reg fp_8k; //输入数据做一下寄存,输入时钟就不需要了. reg fp_2k_delay1;reg fp_2k_delay2; //reg fp_8k;reg ... ...全文

• yhzhangstrive (重庆) Advanced.FPGA.Design阅读笔记【第三章】

  发表于 2009-06-22

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  标签: Advanced Design FPGA Fpga fpga 阅读 笔记

• yhzhangstrive (重庆) Advanced.FPGA.Design阅读笔记【第二章】

  发表于 2009-06-22

  第二章：主要讲了FPGA设计的面积指标和优化方法 面积和速度这两个指标贯穿着FPGA设计的始终，是设计质量评价的终极标准，在讨论了速度指标后紧接着讲面积优化方法。 当设计系统规模很大时，我们不光要考虑FPGA的速度问题，FPGA的面积问题（内部资源）同样是一个引人关注的问题。FPGA的面积优化主要可以从以下几个方面入... ...全文

  标签: Advanced Design FPGA Fpga fpga 阅读 笔记

• yhzhangstrive (重庆) Advanced.FPGA.Design阅读笔记【第一章】

  发表于 2009-06-22

  第一章：主要讲了FPGA设计的速度指标和改进方法 1.速度指标：吞吐量、延迟、时序。 2.吞吐量：设计每个时钟周期处理的数据大小。     设计：高吞吐量（high-throughput）     改进方法：以牺牲硬件面积为代价，将一些复用模块（for循环等）拆开，可以大幅度提高吞吐量。 延迟：每个数... ...全文

  标签: Advanced Design FPGA Fpga fpga 阅读 笔记

• forrest1 (上海) CVS相关知识

  发表于 2009-06-21

  CVS奠定了开放源码社区协同开发的基石！CVS在全世界有无数的用户，每个使用CVS的用户都为这个开放源码世界的杰作感到震惊！ WinCVS是CVS的一个客户端程序，它以CVS作为基础，在其上构造了功能强大的GUI，使得Windows平台上的CVS用户可以轻而易举的进行协同工作！ WinCVS中文版由SCMChina在英文版的基础上修改而成，除... ...全文

  标签: cvs CVS 知识

• pinek (北京) 如何得到BCH ECC的生成多项式

  发表于 2009-06-21

  能够纠k个错误bit的bch ecc的生成多项式已经知道具有如下形式m1*m3*...*m(2k-1)，把这个多项式展开就应该得到一个x的2k-1次多项式，且此多项式的各项系数非1即0(不可能出现α的各次幂)。 一个简单的例子就能把计算生成多项式的过程清楚明白的展示出来。 比如在GF(2^4)上，我们寻找其能够纠正2bit错误的纠错码的生成多项... ...全文

  标签: BCH ECC 多项式

• wuxiaoxiao (广东) Verilog001_多路复用器_testbench验证

  发表于 2009-06-21

  首先是一个4选1多路复用器 module mux_4_32(mux_out,data_3,data_2,data_1,data_0,select,enable);/*变量约定顺序数据通道的双向信号双向控制信号数据通道输出控制输出数据通道输入控制输入同步信号*/output [31:0] mux_out; input [31:0] data_3,data_2,data_1,data_0;input [1:0] select;input enable; reg [31:0] ... ...全文

  标签: 验证 Testbench TestBench testbench 多路复用

• jerry197902 (江苏) 用运放作比较器和用专用比较器芯片差别

  发表于 2009-06-21

  11 ... ...全文

  标签: 比较器

• 41402169 (北京) c6000特别是c64x和c621x,c671x的加载

  发表于 2009-06-19

  大家可以参考一下高手的ROM加载经验，将使我们看到自己的差距关于C6000DSP的ROM加载1、TI的资料上的说明如下：位于CE1空间的ROM中的代码首先通过DMA/EDMA被搬入地址0处。加载过程在复位信号撤消之后开始，此时CPU内部保持复位状态，由DMA/EDMA执行1个单帧的数据块传输。传输完成后，CPU退出复位状态，开始执行地址0处的指... ...全文

  标签: 加载

• windzjy (上海) 做个记号，此篇之前的blog都进行了备份

  发表于 2009-06-17

  以备异常情况发生，丢失数据！ ...全文

  标签: blog 记号

• windzjy (上海) linux 下modelsim初遇问题20090616&0620

  发表于 2009-06-16

  1,从前天开始将windows下的仿真平台转移到Linux平台下，因为Linux下我的modelsim和debussy都已经装好了，但是运行的时   候老是出现warning，还有什么sh:-c:line 0 unexpected...... sh:-c:line 1: syntax error ......  等等，还有ERROR:   couldn't open socket: can't assign requested add... ...全文

  标签: Linux linux ModelSim modelsim Modelsim